垂直堆叠晶体管：单片对齐和顺序错位不是同一条工艺

资讯编辑 2485 2026-10-21 09:07:45

行业快讯 · 来源：国际电子商情（原文：半导体大厂群雄逐鹿，垂直堆叠晶体管竞赛升温）

报道梳理先进逻辑从平面微缩转向垂直堆叠。IBM 与西门子合作推进纳米堆叠，把设计、仿真和光刻往量产准备推；文中称在 7 埃米节点，指甲大小面积可集成近千亿晶体管，各堆叠层还可以用不同材料。英特尔展示栅极间距 45nm 的 CFET 反相器（上 P 下 N）；三星展示 42nm 栅极间距、三层纳米片沟道的 3D 堆叠逻辑管，理论密度可翻倍；台积电把 CFET 放在 N2、A16 之后，并展示面积较传统纳米片缩小约 30% 的 6T SRAM；imec 路线把 CFET 指向更远的 A3（约 0.3nm，2038 年前后）。

两条工艺不要写成同一种器件：英特尔、三星、台积电偏单片集成，上下管对齐着一起做；IBM 偏顺序堆叠，底层做完再做上层，并让上下管略错位以缓解布线。对电源和模拟选型，这仍是逻辑工艺路线，不会改写眼下 650V/1200V 功率器件的交期。

原文：https://www.esmchina.com/marketnews/60004.html

本稿为资讯摘要；栅距、面积与时间表以各厂路线图及原文为准。

标签：
上一篇: 医疗超声芯片从压电到硅基：一次看懂换能器、信号链与国产突破
相关文章

热门标签